浦项科技大学（POSTECH）研究团队于2026年7月8日宣布，浦项成功研发出一种超薄半导体芯片的突破稳定堆叠工艺。该成果由机械工程系金锡教授领衔，超薄层稳联合博士生金宇铉及韩国工业技术研究院（KITECH）金浩铉博士共同完成。芯片性

集成密度提升四倍，定堆叠技导体突破AI芯片性能瓶颈

新技术实现的术助集成密度约为当前高带宽内存（HBM）的四倍，有望显著提升人工智能专用半导体的跃升整体性能。高带宽内存在人工智能芯片中起关键作用，浦项其性能优劣主要取决于多层存储芯片能否实现高效、突破可靠的超薄层稳垂直堆叠。理论上，芯片性堆叠层数越多，定堆叠技导体数据吞吐能力越强，术助但随着单层芯片厚度不断降低，跃升操作难度呈指数级上升。浦项

当芯片厚度缩减至几十微米乃至更薄时，极易发生弯曲、形变或断裂，传统封装与键合方法在此尺度下已难以维持精度与可靠性，这也成为制约高带宽内存堆叠层数持续提升的核心瓶颈。

创新融合“转移印刷”与“实时键合”

研究团队创新性地将转移印刷与实时键合两项关键技术融合为统一工艺平台：

• 转移印刷：确保芯片在微米级精度下准确放置至目标位置；
• 实时键合：在芯片接触基板的瞬时完成金属互连，使芯片转移、贴装与电气连接三个环节同步完成，形成一体化操作流程。

这一整合从根本上化解了超薄芯片在操控、定位与互联过程中所面临的多重挑战。

温和条件下实现14微米芯片十层堆叠

借助该工艺，团队在温度低于180摄氏度、压力低于20千帕的温和工艺条件下，成功实现厚度约14微米的硅基芯片十层以上的稳定堆叠。

• 极薄尺度：14微米仅相当于人类发丝直径的五分之一。
• 高精度控制：堆叠完成后，层间对准误差极小，芯片整体翘曲程度得到有效抑制，同等封装高度内可容纳的芯片数量显著增加。

应用前景广阔，发表国际权威期刊

该技术路径不仅适用于人工智能半导体领域，亦可拓展至先进小芯片集成及微发光二极管（Micro-LED）显示器件等方向。相关研究成果已发表于国际工程类学术期刊Results in Engineering网络版。

业内普遍认为，此项突破从材料适配、工艺控制到系统集成层面均展现出全新思路，为摩尔定律趋缓背景下的三维芯片堆叠提供了具有实用前景的技术范式。

(责任编辑：综合)